Технологические сложности реализации PCI-Express 5.0

Хотя еще не появилась «в железе» 4-я версия интерфейса PCI-Express, а разработчики уже готовятся к переходу на PCIe 5.0, который вполне может прийти на смену сегодняшнему поколению этой шины. 4-я спецификация вполне может остаться только на бумаге. Впрочем, сегодня речь не об этом. Итак, PCI-Express 5.0 – технологические сложности реализации интерфейса ставят серьезные задачи перед разработчиками оборудования, о которых и предлагаю немного поговорить. Это вольный перевод статьи с ресурса techdesignforums.com и некоторых других источников.

Проблемы проектирования

Интерфейс PCI-Express, обеспечивающий высокую скорость передачи между устройствами, прочно занял место в компьютерах. Некоммерческая организация PCI Special Interest Group (PCI-SIG), в которую входят крупнейшие производители компьютерной техники и программного обеспечения, готовится представить новую, 5.0 версию этого интерфейса. Скорость передачи данных должна будет достичь 32 ГТ/с, а максимальная пропускная способность составит 128 ГБ/с.

Но есть и проблемы. Не секрет, что при высокоскоростной передаче данных большое значение имеет качество разводки печатных плат, кабелей, разъемов и даже способ корпусировки интегральных схем. Растут потери в медных проводниках, соединяющих элементы схемы, а это влечет за собой уменьшение расстояния между источником и приемником сигнала. Потери в канале при работе на высокой частоте приводят к нарушениями целостности сигнала (signal integrity - SI).

Устройства, использующие шину PCIe, могут подключаться друг к другу разными способами: начиная с непосредственного соединения при помощи проводников при нахождении их на одной печатной плате, до использования одного или нескольких соединений, разъемов, карт расширения, объединительных панелей (backplane) и т. п.

В данный момент при проектировании двух- и многослойных печатных плат чаще всего используются материалы, соответствующие спецификации FR4 – композит на основе стекловолокна. Он хорошо подходит для применения в устройствах со скоростями передачи данных до 8 ГТ/с, но, к сожалению, не годится для скоростей в 4 раза больше, которые соответствуют стандарту PCIe 5.0.

Проектировщикам придется использовать другие материалы, в частности, MEGTRON, который позволяет существенно уменьшить потери в канале передачи данных даже на скорости 16 ГТ/с, на которой работает интерфейс PCIe 4.0.

Приходится несколько иначе формировать топологию печатной платы, оставляя больше пространства между дорожками, дабы снизить помехи и минимизировать возможное нарушение целостности сигнала. Необходимо пересматривать использование коннекторов и разъемов, т. к. привычные модели уже не могут обеспечить должный уровень снижения помех при работе с сигналами высокой частоты.

Пересмотру подлежит и технология соединений между слоями печатной платы. При работе с высокочастотными сигналами возникает необходимость в применении технологии обратного высверливания (Backdrilling) неиспользуемых кусков переходных отверстий (stub) между слоями. В ряде случаев, при длинных соединениях между источником и приемником сигнала может потребоваться установка повторителей.

Думается, не надо говорить, что все это не только усложняет процесс создания устройства, но и увеличивает его цену. Так, материалы MEGTRON стоят примерно в 1.2-1.5 раз больше, чем FR4. Трассировка плат также должна быть пересмотрена для уменьшения искажений сигнала, что приводит к увеличению размера и стоимости печатной платы.

Добавим сюда необходимость обратного высверливания, применение специализированных разъемов и коннекторов, потребность установки повторителей и т. п. Возросшая сложность создания оборудования для работы с такой скоростью передачи данных заставляет более тесно сотрудничать разработчиков микросхем, печатных плат, проектировщиков и других специалистов.

Как становится понятно, на стоимость конечного продукта это оказывает негативное влияние. За возможность работать с устройствами, поддерживающими такую скорость передачи данных, придется заплатить в буквальном смысле.

Проблемы разработки микросхем PHY для PCIe 5.0

К сожалению, не удастся использовать микросхемы физического уровня (PHY), способные работать, скажем, со скоростью передачи 16 ГТ/с, лишь доработав их для того, чтобы удвоить этот параметр. Потребуется их перепроектирование для снижения потерь при высоких скоростях передачи данных. Придется выполнять более жесткие требования к контролю за уровнем джиттера, обратными потерями напряжениями и температурным режимами.

Требуется поддержка такой функции, как «Lane margining», которой нет в версиях интерфейса, включая актуальный на данный PCI-Express 3.0, но появившейся в спецификациях на 4-ю версию интерфейса. Есть и еще ряд требований и ограничений, которым должны соответствовать чипы PHY для того, чтобы обеспечить должный уровень целостности сигнала, малых уровней искажений, низких значений задержек.

Только комплексная работа всех специалистов, от проектировщиков печатных плат и микросхем до разработчиков разъемов, позволит получить оборудование, соответствующее новому стандарту, обеспечивающее нужный уровень производительности и выполнение всех требований спецификаций по обеспечению заданных параметров скоростей передачи данных при помощи интерфейса PCI-Express 5.0.